웨스턴디지털, RISC-V SweRV 코어 오픈 소스 공개 예정

2018년 12월 06일

ⓒ 베타뉴스

웨스턴디지털이 12월 3일(현지 시간)부터 6일까지 미국 캘리포니아에서 열리고 있는 ‘리스크-파이브(이하 ‘RISC-V’) 서밋’에서 웨스턴디지털의 자체 RISC-V 개발과 RISC-V 생태계 확장을 지원하는 오픈 소스 세 가지를 공개했다.

마틴 핀크(Martin Fink) 웨스턴디지털 최고기술책임자(CTO)는 기조연설에서 새로운 오픈 소스 ‘RISC-V SweRV 코어(core)’, 네트워크 상의 캐시 일관성(cache coherent) 메모리를 위한 개방형 표준 이니셔티브인 ‘옴니익스텐드(OmniXtend)’, 오픈 소스 기반의 RISC-V 명령 집합 시뮬레이터(instruction set simulator, 이하 ‘ISS’) ‘SweRV ISS’ 등의 공개 계획을 발표했다.

이번 발표를 웨스턴 디지털은 통해 빅데이터 및 패스트 데이터(Fast Data) 환경을 위한 새로운 개방형 특수 목적 컴퓨팅 아키텍처의 개발이 가속화될 것으로 기하고 있다. 웨스턴디지털은 유관 분야에 대한 다양한 전략적 투자, 파트너십 구축 등 RISC-V 생태계 발전을 적극적으로 지원해오고 있으며, 자사의 프로세서 코어 10억 개를 RISC-V 아키텍처로 전환한다는 계획 또한 발표 이후 약 1년간 구체적인 진전이 이뤄지고 있다.

RISC-V는 개방성 및 확장성을 갖춘 명령어 집합 아키텍처로, 코어 데이터센터부터 원격, 모바일 시스템 엣지(edge)에서 모두 급증하고 있는 빅데이터 및 패스트 데이터 애플리케이션과 워크로드의 다양성을 지원한다. RISC-V는 기존의 표준화된 범용 컴퓨팅 아키텍처에 대한 대안으로, 개방형 표준 인터페이스를 통해 전용 프로세싱(specialty processing), 메모리 중심 솔루션, 고유 스토리지(unique storage), 유연한 상호 연결(interconnect) 애플리케이션 등을 지원할 수 있다.

웨스턴디지털은 투-웨이(2-way) 슈퍼스칼라(superscalar, 한 사이클 동안 여러 명령어를 동시에 처리할 수 있는 설계) 구조의 새로운 ‘RISC-V SweRV 코어’를 오픈 소스로 공개할 계획이다. 웨스턴디지털의 RISC-V SweRV 코어는 32비트의 9단계 파이프라인(pipeline) 코어로, 다중 명령을 한꺼번에 불러오고 동시에 실행함으로써 프로그램 구동 시간을 단축시킬 수 있다.

콤팩트한 폼 팩터에 인오더(in-order) 방식으로 설계됐으며, 4.9CoreMarks/Mhz(코어마크 메가헤르츠) 속도로 구동된다. 전력 효율적인 설계로 28mm CMOS 프로세스 기술 기반 최대 1.8GHz의 클럭을 제공한다. 또 SweRV 코어를 플래시 컨트롤러, SSD 등 다양한 임베디드 제품의 자체 설계 시 사용할 계획이다. 웨스턴디지털은 이번 새로운 코어의 소스 공개를 통해 사물인터넷(IoT), 보안 프로세싱(secure processing), 산업용 제어 및 기타 새로운 데이터 중심 애플리케이션의 개발이 가속화될 것으로 기대하고 있다.

웨스턴디지털의 ‘옴니익스텐드(OmniXtend)’는 이더넷(Ethernet) 패브릭 상에서 캐시 일관성 메모리를 제공하기 위해 개발된 새로운 개방형 접근법이다. 옴니익스텐드는 메모리 중심 시스템 아키텍처로, 프로세서, 머신 러닝 가속기, GPU, FPGA(프로그래머블 반도체) 및 기타 구성요소에 접근하고 데이터를 상호 공유할 수 있는 개방형 표준 인터페이스를 제공한다. 이는 지속성 메모리(persistent memory)를 프로세서에 효율적으로 부착하는 개방형 솔루션으로서 컴퓨팅, 스토리지, 메모리, 입출력(I/O) 구성요소 등을 모두 연결하는 미래형 패브릭에 대한 잠재적 지원도 제공한다.

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